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基于码密度法及线延迟法,使用上述测试系统,完成了对TDC ASIC的所有测试,评估了芯片性能。图6所示即为实际测试系统现场图,TDC芯片采用了QFP128封装,尺寸约为16 mm×16 mm,晶核尺寸约为3 173 μm×2 613 μm。
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基于码密度法,使用信号源产生一系列的周期脉冲信号,经测试系统完成数据传输能获得通道的原始时间码值。图7为进行10万次测量后测得的TDC细计数各个码值处对应的码密度分布。结合该码密度分布图分析可得TDC实际LSB约为156.3 ps。
结合码密度测试结果进一步分析可以得到TDC芯片的非线性,如图8所示芯片各个刻度bin size相对均匀,其DNL/INL好于0.13/0.15 LSB,此时芯片不需要额外的修正便可有较好的精度。
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基于前文阐述的线延迟法进一步对芯片的时间性能进行了相应测试。对于理想TDC,其时间测量精度只受到量化误差影响,对于不同待测时间间隔的量化精度有所不同。若待测量时间间隔为T,记T_delta=T%LSB,则该TDC此时的量化RMS精度理论为
${\rm{LSB}} \times $ $ \sqrt {\frac{{T\_{\rm{delta}}}}{{{\rm{LSB}}}}\left(1 - \frac{{T\_{\rm{delta}}}}{{{\rm{LSB}}}}\right)} $ [25],即理想TDC的量化RMS精度以LSB为周期变化,当待测时间间隔为整倍数LSB时量化误差为0,而当间隔为整数倍加半个LSB时误差最大为0.5 LSB。考虑到线延迟法下TDC的一次时间间隔测量是由两个通道共同量化完成的,因而这个理论量化RMS精度分摊为单通道精度需再除以$\sqrt 2 $ ,即约为0.35 LSB[3]。基于上述讨论,需要以小步长调节输出延迟间隔以全面评估TDC的时间性能。相对于156.3 ps的LSB,测试通过信号源以5 ps为步长扫描了多个TDC位宽得到了如图9所示的TDC量化RMS精度曲线(虚线)与理论曲线(实线)的对比图。为了便于比较,图中x轴将实际测量时间间隔归一化到1 LSB内,可以看到TDC具有良好的时间性能,与理论曲线符合较好。当待测时间间隔为整倍数LSB时还存在一定误差,这是由于整体系统噪声以及TDC自身非线性所引入的影响。对于TDC而言,其噪声主要包括PLL与DLL电路输出的时钟相位噪声,时钟树及buffer树引入的电路噪声,芯片电源和地的串扰噪声以及采样电路亚稳态所引入的噪声。
为做更进一步分析,图10所示为图9测试精度曲线中的两个极值点的测量结果分布柱状图。可以看到,图10(a)对应于待测时间间隔为图9约0 LSB时的测量结果分布图,其量化RMS精度为42.6 ps。该测量结果存在三个码值,分别对应于–1、0、l LSB,对应于两次采样分别出现亚稳态的情况。图10(b)则对应于图9约0.5 LSB时的待测时间间隔测量结果分布图,其量化RMS精度为55.3 ps,测量结果只存在两种码值的情况,与理论相符合。
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结合上述测试,进一步对TDC整体时间转换性能进行了测试,以较大的时间间隔步长扫描了TDC的测量动态范围。结合测量码值分布分析,芯片动态范围达20 μs。图11即为相应的TDC全量程时间转换性能曲线。
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另外还对芯片功耗进行了评估,方法是将ASIC测试模块上供电系统磁珠更换为小电阻,通过测量两端压降可以得到流过电流,从而评估对应部分的功耗。芯片功耗主要包括模拟部分供电及数字部分供电,结合ASIC设计时的事例率考虑,分别评估了无事例触发、1 MHz事例率和2 MHz事例率情况下的通道功耗,测试结果如表1所列。
表 1 ASIC不同工作状态下单通道功耗表
事例率 模拟部分/mW 数字部分/mW 总功耗/mW 无事例 2.25 5.14 7.39 1 MHz事例率 2.25 5.32 7.57 2 MHz事例率 2.25 5.50 7.75 可以看到芯片通道功耗低于8 mW,在不同事例率情况下数字部分功耗略有不同,这是由部分时钟树及接口处翻转率有所变化所导致的。
最后为了评估芯片的系统死时间,通过调节信号源输出的周期信号间隔,测量了通道所能达到的最大事例率。测试结果表明通道最大平均事例率约为2.5 MHz,对应系统死时间即为0.4 μs。综合测试结果表明,该原型芯片具有较好的工作性能,符合设计预期。
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摘要: TDC(time-to-digital converter)作为基于信号甄别和时间数字转换的时间测量技术路线的主要组成部分之一,至今在诸多领域中都具有广泛的应用。本实验室对高精度时间测量TDC ASIC(Application Specific Integrated Circuit)进行了深入研究,在180 nm CMOS工艺下完成了基于DLL(Delay-Locked Loop)结构的原型芯片的设计,芯片命名为DHR TDC。为了评估原型芯片的相关性能以推进下一步的改版设计,设计了测试电子学模块,构建了相应的电子学测试系统并完成了性能测试。测试结果表明,该TDC具有较好的性能,在实现156 ps的bin size基础上时间精度好于60 ps RMS。同时该TDC在20 µs的动态范围下具有较好的线性,其DNL(Differential NonLinearity)和INL(Integral NonLinearity)分别好于0.13和0.15 LSB (Least Significant Bit)。Abstract: As one of the key components in high precision time measurement based on discrimination and time digitization, the time-to-digital converter(TDC) is widely used in many fields. This paper presents the design and testing of a DLL based TDC prototype ASIC named DHR TDC with a large detectable range and high resolution in 180 nm CMOS technology. A test module was designed and the test platform was set up for the TDC performance evaluation. Test results indicate that this TDC achieves a time resolution of better than 60 ps RMS with an averaged bin size of around 156 ps, as well as a measurement dynamic range of up to 20 µs, and its differential nonlinearity(DNL) and integral nonlinearity(INL) are better than 0.13 LSB and 0.15 LSB, respectively.
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Key words:
- TDC /
- ASIC /
- high-precision time measurement /
- ASIC test
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表 1 ASIC不同工作状态下单通道功耗表
事例率 模拟部分/mW 数字部分/mW 总功耗/mW 无事例 2.25 5.14 7.39 1 MHz事例率 2.25 5.32 7.57 2 MHz事例率 2.25 5.50 7.75 -
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